FPGA經(jīng)驗(yàn)經(jīng)典談:做邏輯的難點(diǎn)在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證看到論壇沒有,感覺很經(jīng)典,與大家共享一下:
剛?cè)ス镜臅r(shí)候BOSS就和我講,做邏輯的難點(diǎn)不在于RTL級代碼的設(shè)計(jì),而在于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面。目前國內(nèi)對可綜合的設(shè)計(jì)強(qiáng)調(diào)的比較多,而對系統(tǒng)結(jié)構(gòu)設(shè)計(jì)和仿真驗(yàn)證方面似乎還沒有什么資料,這或許也從一個(gè)側(cè)面反映了國內(nèi)目前的設(shè)計(jì)水平還比較低下吧。 以前在學(xué)校的時(shí)候,總是覺得將RTL級代碼做好就行了,仿真驗(yàn)證只是形式而已,所以對HDL的行為描述方面的語法不屑一顧,對testbench也一直不愿意去學(xué)--因?yàn)橛X得畫波形圖方便;對于系統(tǒng)結(jié)構(gòu)設(shè)計(jì)更是一點(diǎn)都不懂了。 到了公司接觸了些東西才發(fā)現(xiàn)完全不是這樣。 其實(shí)在國外,花在仿真驗(yàn)證上的時(shí)間和人力大概是花在RTL級代碼上的兩倍,現(xiàn)在仿真驗(yàn)證才是百萬門級芯片設(shè)計(jì)的關(guān)鍵路徑。仿真驗(yàn)證的難點(diǎn)主要在于怎么建模才能完全和準(zhǔn)確地去驗(yàn)證設(shè)計(jì)的正確性(主要是提高代碼覆蓋),在這過程中,驗(yàn)證速度也是很重要的。 驗(yàn)證說白了也就是怎么產(chǎn)生足夠覆蓋率的激勵(lì)源,然后怎么去檢測錯(cuò)誤。我個(gè)人認(rèn)為,在仿真驗(yàn)證中,最基本就是要做到驗(yàn)證的自動(dòng)化。這也是為什么我們要寫testbench的原因。在我現(xiàn)在的一個(gè)設(shè)計(jì)中,每次跑仿真都要一個(gè)小時(shí)左右(這其實(shí)算小設(shè)計(jì))。 由于畫波形圖無法做到驗(yàn)證自動(dòng)化,如果用通過畫波形圖來仿真的話,一是畫波形會畫死(特別是對于算法復(fù)雜的、輸入呈統(tǒng)計(jì)分布的設(shè)計(jì)),二是看波形圖要看死,三是檢錯(cuò)率幾乎為零。 那么怎么做到自動(dòng)化呢?我個(gè)人的水平還很有限,只能簡單地談下BFM(bus function model,總線功能模型)。 以做一個(gè)MAC的core為例(背板是PCI總線),那么我們需要一個(gè)MAC_BFM和PCI_BFM及PCI_BM(PCI behavior model)。MAC_BFM的主要功能是產(chǎn)生以太網(wǎng)幀(激勵(lì)源),隨機(jī)的長度和幀頭,內(nèi)容也是隨機(jī)的,在發(fā)送的同時(shí)也將其復(fù)制一份到PCI_BM中;PCI_BFM的功能則是仿PCI總線的行為,比如被測收到了一個(gè)正確幀后會向PCI總線發(fā)送一個(gè)請求,PCI_BFM則會去響應(yīng)它,并將數(shù)據(jù)收進(jìn)來;PCI_BM的主要功能是將MAC_BFM發(fā)送出來的東西與PCI_BFM接收到的東西做比較,由于它具有了MAC_BFM的發(fā)送信息和PCI_BFM的接收信息,只要設(shè)計(jì)合理,它總是可以自動(dòng)地、完全地去測試被測是否工作正常,從而實(shí)現(xiàn)自動(dòng)檢測。 華為在仿真驗(yàn)證方面估計(jì)在國內(nèi)來說是做的比較好的,他們已建立起了比較好的驗(yàn)證平臺,大部分與通信有關(guān)的BFM都做好了,聽我朋友說,現(xiàn)在他們只需要將被測放在測試平臺中,并配置好參數(shù),就可以自動(dòng)地檢測被測功能的正確與否。 在功能仿真做完后,由于我們做在是FPGA的設(shè)計(jì),在設(shè)計(jì)時(shí)已經(jīng)基本保證RTL級代碼在綜合結(jié)果和功能仿真結(jié)果的一致性,只要綜合布局布線后的靜態(tài)時(shí)序報(bào)告沒有違反時(shí)序約束的警告,就可以下到板子上去調(diào)試了。事實(shí)上,在華為中興,他們做FPGA的設(shè)計(jì)時(shí)也是不做時(shí)序仿真的,因?yàn)樽鰰r(shí)序仿真很花時(shí)間,且效果也不見得比看靜態(tài)時(shí)序分析報(bào)告好。 當(dāng)然了,如果是ASIC的設(shè)計(jì)話,它們的仿真驗(yàn)證的工作量要大一些,在涉及到多時(shí)鐘域的設(shè)計(jì)時(shí),一般還是做后仿的。不過在做后仿之前,也一般會先用形式驗(yàn)證工具和通過靜態(tài)時(shí)序分序報(bào)告去查看有沒有違反設(shè)計(jì)要求的地方,這樣做了之后,后仿的工作量可以小很多。 在HDL語言方面,國內(nèi)語言很多人都在爭論VHDL和verilog哪個(gè)好,其實(shí)我個(gè)人認(rèn)為這并沒有多大的意義,外面的大公司基本上都是用verilog在做RTL級的代碼,所以還是建議大家盡量學(xué)verilog。在仿真方面,由于VHDL在行為級建模方面弱于verilog,用VHDL做仿真模型的很少,當(dāng)然也不是說verilog就好,其實(shí)verilog在復(fù)雜的行為級建模方面的能力也是有限的,比如目前它還不支持?jǐn)?shù)組。在一些復(fù)雜的算法設(shè)計(jì)中,需要高級語言做抽象才能描述出行為級模型。在國外,仿真建模很多都是用System C和E語言,用verilog的都算是很落后的了,國內(nèi)華為的驗(yàn)證平臺好像是用System C寫。 在系統(tǒng)結(jié)構(gòu)設(shè)計(jì)方面,由于我做的設(shè)計(jì)還不夠大,還談不上什么經(jīng)驗(yàn),只是覺得必須要具備一些計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)的知識才行。劃分的首要依據(jù)是功能,之后是選擇合適的總線結(jié)構(gòu)、存儲結(jié)構(gòu)和處理器架構(gòu),通過系統(tǒng)結(jié)構(gòu)劃分要使各部分功能模塊清晰,易于實(shí)現(xiàn)。這一部分我想過段時(shí)間有一點(diǎn)體會了再和大家分享,就先不誤導(dǎo)大家了。 |
|