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去耦電容的選擇舉例 在高速時(shí)鐘電路中，尤其要注意元件的RF去耦問題。究其原因，主要是因?yàn)樵?huì)把一部分能量耦合到電源/地系統(tǒng)之中。這些能量以共?；虿钅F的形式傳播到其他部件中。陶瓷片電容需要比時(shí)鐘電路要求的自激頻率更大的頻率，這樣可選擇一個(gè)自激頻率在10～30 MHz，邊沿速率是2 ns或者更小的電容。同理可知，由于許多PCB的自激范圍是200～400 MHz，當(dāng)把PCB結(jié)構(gòu)看做一個(gè)大電容時(shí)，可以選用適當(dāng)?shù)娜ヱ铍娙荩鰪?qiáng)EMI的抑制。表5－1和表5－2所示給出了電容選擇方面有用的數(shù)據(jù)。從這兩個(gè)表中，可以知道由于引線中不可避免存在較小電感，表面安裝元件具有更高的（大約兩個(gè)數(shù)量級(jí)）自激頻率。 鋁電解電容不適用于高頻去耦，主要用于電源或電力系統(tǒng)的濾波。 由實(shí)際經(jīng)驗(yàn)可知，選擇不同去耦電容的依據(jù)，通常是根據(jù)時(shí)鐘或處理器的第一諧波來選擇。但是，町電流是由3次或5次諧波產(chǎn)生的，此時(shí)就應(yīng)該考慮這些諧波，采用較大的分立電容去耦。在達(dá)到200～300 MHz以上頻率的電流工作狀態(tài)后，0.1μF與0.01μF并聯(lián)的去耦電容由于感性太強(qiáng)，轉(zhuǎn)換速度緩慢，不能提供滿足需要的充電電流。 在PCB上放置元件時(shí)，必須提供對(duì)高頻RF的去耦。必須確保所選去耦電容能滿足可能的要求?？紤]自激頻率的時(shí)候需要考慮對(duì)重要諧波的抑制，一般考慮到時(shí)鐘的5次諧波。以上這些要點(diǎn)對(duì)高速時(shí)鐘電路尤為重要。 對(duì)去耦電容容抗的計(jì)算是選擇去耦電容的基礎(chǔ)，表示為
其中，Xc是容抗（Ω）；f是諧振頻率（Hz）；C為電容大小。 選擇去耦電容的關(guān)鍵是計(jì)算所用電容的容值大小，這里向大家介紹常在高速電路里使用的波形法。 如圖1所示，邏輯狀態(tài)由0轉(zhuǎn)換到1，實(shí)際的時(shí)鐘邊沿速率發(fā)生了變化。雖然切換位置仍然保持不變，但t1、t2，已改變，這是因?yàn)殡娙莩?、放電使信?hào)邊沿變化變緩的原因。
利用表的公式可以計(jì)算圖1中的時(shí)鐘邊沿變化率。在設(shè)計(jì)時(shí)要注意的是，必須確保最慢的邊沿變化率不會(huì)影響其工作性能。 傅里葉分析可以從時(shí)域到頻域?qū)π盘?hào)進(jìn)行分析。在射頻（RF）頻譜分布中，射頻能量隨頻率下降而減少，從而改善了電磁干擾（EMI）的性能。
表 電容方程 在計(jì)算去耦電容之前，需要先畫出戴維寧等效電路?？偟淖杩怪档扔陔娐分袃蓚€(gè)電阻的并聯(lián)。假定圖2所示的戴維寧等效電路中，ZＳ＝150Ω，ZL＝1.0 kΩ，那么
方法一：在已知時(shí)鐘信號(hào)的邊沿速率時(shí)，用式（5－9）來計(jì)算。
其中，當(dāng)信號(hào)的邊沿速率tr，單位為ns時(shí)，電容最大值Cmax，單位為nF；當(dāng)tr，單位為ps時(shí)，Cmax，單位為pF；R1為網(wǎng)絡(luò)的總電阻，單位為Ω。
（2）某信號(hào)上、下沿均為8.33ns：頻率為80MHZ；R為典型的TTL巴參數(shù)33Ω；則tr＝tf＝3.3 ns（為上、下沿的1/4）。計(jì)算最大電容值為
例：在Rt＝130Ω的情況下，濾除一個(gè)50MHZ的信號(hào)，在忽略源內(nèi)阻Zc時(shí)，求Cmin。
在使用去耦旁路電容時(shí)，需要考慮以下幾點(diǎn)： · 使電容的引線最短，線路電感最小。 · 選擇適合的額定電壓和介電常數(shù)的電容。 · 如果邊沿速率的畸變?nèi)菰S3倍于C的大小，應(yīng)使用大一級(jí)的電容標(biāo)稱值。 · 電容安裝好后，必須檢查是否工作正常。 · 太大的電容會(huì)導(dǎo)致信號(hào)的過大畸變。 |
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